Integrierte Equalizer und Leitungscodierung
Fraunhofer-Institut für Integrierte Schaltungen IIS
Integrierte Equalizer und Leitungscodierung
Wegen der zunehmenden Steigerung der Datenraten - vor allem aufgrund von Video- und Multimedia-Anwendungen – wird es immer schwieriger, diese hohen Datenraten mit herkömmlichen Datenkabeln zu übertragen. Übertragungsstrecken mit Kupfer-basierten twisted-pair-Kabeln und mit optischen multimode- oder Polymerfaser-Kabeln sind sowohl in der Bandbreite als auch im Signal-Rausch-Verhältnis begrenzt. Daher müssen eine angepasste Leitungskodierung und Vorverzerrung bzw. Entzerrung verwendet werden, damit hohe Datenraten mit niedriger Verlustleistung und niedrigen Kosten übertragen werden können.
Daher haben wir zur Übertragung von Datenraten von 1,25 Gbit/s und 3,3 Gbit/s diverse Equalizer-Konzepte und deren Kombination untersucht und in CMOS-Technologie implementiert:
- Eingangsverstärker mit Verstärkungsregelung
- Lineare, geregelte Hochpassfilter zur direkten Kompensation des Übertragungskanals
- FIR-Filter zur Vorverzerrung im Sender und als Feed-Forward-Equalizer im Empfänger
- Decision-Feedback-Equalizer (DFE) im Empfänger
- Verwendung von Delay-Locked-Loops (DLL)
- Regelungsalgorithmen zur adaptiven Einstellung der Koeffizienten
- Architecture of an equalizer with variable gain stage, linear high-pass-filter and DFE
Die Anzahl der Taps für FFE und DFE beträgt 3 bis 6, das Delay der einzelnen Stufen variiert – je nach System – von einem Drittel bis zu einer ganzen Taktperiode. Die Equalizer-Parameter passen sich automatisch adaptiv an den Kanal an und werden über einen blinden Algorithmus (Constant Modulus Algorithmus, CMA) eingestellt, so dass keine Trainingssequenz für die Kalibrierung der Koeffizienten erforderlich ist. Der Algorithmus kann in einem externen Mikroprozessor oder direkt auf dem Chip implementiert werden. Die zusätzliche Integration einer Stufe zur Takt- und Datenrückgewinnung (CDR) sorgt für eine jitterarme, hohe Übertragungsqualität. Der Leistungsverbrauch der Equalizer liegt z. B. bei Implementierung in 65 nm-CMOS-Technologie bei ca. 30 mW.
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