Secure System on Chip

Im Fokusthema Secure System on Chip forscht das BCDC an einer offenen und sicheren Prozessorplattform, die durch Hardware/Software Co-Design geprägt ist. Darüber hinaus verbindet die Plattform den Secure RISC-V Prozessor mit einem Secure Element, um die Sicherheit durch manipulationssichere Hardware zu maximieren.

Aufbau auf umfassendem Ökoystem als Grundlage​

• RISC-V Prozessor Subsystem 64-bit CVA6 (Single-, Multi Core, Superskalar), 32 Bit Ibex ULP​
• RISC-V Secure Element (Basis: OpenTitan)​
• Sicheres OS, secure Boot, FW Updates, Hypervisor​
• Memory Subsystem inkl. Multicore Cache Kohärenz​
• Peripherie​
• Krypto Beschleuniger, inkl. PQC​
• Weitere IP inkl. Sensorik​
   

Design support für regulierte Märkte​

• Common Criteria​
• NIS2​
• Safety​
• ISO 62443​
• CRA​
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• Niederschwelliges technisches Consulting vom Erstinterview über Machbarkeits- und Implementierungsstudien bis zu kompletten System-Architektur und Spezifikation
• Skalierbare und sichere Systemdesigns
• Optimierte, applikationsspezifische Beschleuniger mit minimalen Strombedarf
• Bereitstellung und Integration von vorentwickelten, konfigurierbaren und verifizierten IP-Blöcken
• Großes Portfolio verfügbarer Halbleitertechnologien (55nm bis 4nm)
• Angepasste SW- und OS-Komponenten für RISC-V, für einen effizienten Zugang zu Softwareökosystemen
• Untersuchung über die Hardware-Sicherheit von RISC-V und anderen SoCs
• Untersuchung von sicherheits-relevantem Source-Code für RISC-V